到達目標
1.HDL設計の特徴を知っている。
2.VHDLの文法と記述について説明できる。
3.組合せ回路の動作を説明できる。
4.順序回路の動作の説明ができる。
5.VHDL で論理回路を記述して,論理回路を設計できる。
6.シミュレーションで動作を確認できる。
7.簡単な状態遷移回路を設計して動作を確認できる。
ルーブリック
| 理想的な到達レベルの目安 | 標準的な到達レベルの目安 | 未到達レベルの目安 |
HDL設計の特徴を知っている。 | HDL設計の特徴を説明できる。 | HDL設計の特徴を知っている。 | HDL設計の特徴を知らない。 |
VHDLの文法と記述について説明できる。 | VHDLの文法と記述を十分に説明できる。 | VHDLの文法と記述を説明できる。 | VHDLの文法と記述を説明できない。 |
組合せ回路の動作を説明できる。 | VHDLで設計した組合せ回路の動作を説明できる。 | 組合せ回路の動作を説明できる。 | 組合せ回路の動作を説明できない。 |
順序回路の動作の説明ができる。 | VHDLで設計した順序回路の動作を説明できる。 | 順序回路の動作を説明できる。 | 順序回路の動作を説明できない。 |
VHDL で論理回路を記述して,論理回路を設計できる。 | VHDLによる回路設計ができる。 | VHDLによる回路記述ができる。 | VHDLによる回路記述ができない。 |
シミュレーションで動作を確認できる。 | シミュレーションによる動作検証ができる。 | シミュレーションができる。 | シミュレーションができない。 |
簡単な状態遷移回路を設計して動作を確認できる。 | 簡単な状態遷移回路を設計し,シミュレーションによる動作検証,問題解決ができる。 | 簡単な状態遷移回路を設計し,シミュレーションできる。 | 簡単な状態遷移回路を設計し,シミュレーションできない。 |
学科の到達目標項目との関係
教育方法等
概要:
VHDLを用いた論理回路のトップダウン設計手法を習得する。この科目は企業での電子回路応用製品の設計・開発を担当していた教員が,その経験を活かし,VHDLによるディジタル回路設計手法等について講義形式で授業を行うものである。
(1) 論理回路設計に必要な VHDL の文法を学習する。
(2) 論理回路を VHDL で記述できる。
(3) 論理回路を設計しテストベンチを作成してシミュレーションを行い,動作の確認ができる。
授業の進め方・方法:
教科書および自作資料に基づいて講義をした後,実習を行う。実習では,VHDLでディジタル回路およびテストベンチを記述した後,ModelSimを用いたシミュレーションにより動作検証を行い,レポートとして提出する。
注意点:
学修単位なので予習復習を欠かさないこと。課題レポートは適切な図表に加え,本文中で説明を加えること。
オフィスアワーは,火曜日の放課後(16:00~17:00)です。
授業計画
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週 |
授業内容 |
週ごとの到達目標 |
前期 |
1stQ |
1週 |
HDLによる設計の概要 |
HDL設計の特徴を知っている。 D2:1
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2週 |
VHDLの基本記述 |
VHDLの文法と記述について説明できる。 D2:3
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3週 |
構造記述と動作記述 |
VHDLの文法と記述について説明できる。 D2:3
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4週 |
VHDLシミュレーション |
テストベンチを記述し,シミュレーションができる。
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5週 |
VHDLによる組合せ回路設計 |
Nビット比較器を理解する。 D2:3
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6週 |
VHDLによる組合せ回路設計 |
Nビット比較器を設計し,シミュレーションによる動作検証ができる。 E2:3, E4:2
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7週 |
VHDLによる組合せ回路設計 |
デコーダ回路,パリティ回路を理解する。 D2:3
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8週 |
VHDLによる組合せ回路設計 |
デコーダ回路,パリティ回路を設計し,シミュレーションによる動作検証ができる。 E2:3, E4:2
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2ndQ |
9週 |
VHDLによる状態遷移回路設計 |
ステートマシンを用いた簡単な自動販売機の設計方法を理解する。 D2:3
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10週 |
VHDLによる状態遷移回路設計 |
ステートマシンを用いた簡単な自動販売機の設計し,シミュレーションによる動作検証ができる。 E2:3, E4:2
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11週 |
VHDLによる状態遷移回路設計 |
ROMを用いた簡単な自動販売機の設計方法を理解する。 D2:3
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12週 |
VHDLによる状態遷移回路設計 |
ROMを用いた簡単な自動販売機の設計し,シミュレーションによる動作検証ができる。 E2:3, E4:2
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13週 |
VHDLによる状態遷移回路設計 |
ステートマシンを用いた応用回路(シリアル送信回路)記述方法を理解する。 D2:3
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14週 |
VHDLによる状態遷移回路設計 |
ステートマシンを用いたシリアル送信回路を設計できる。 E2:3, E4:2
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15週 |
VHDLによる状態遷移回路設計 |
設計したシリアル送信回路をシミュレーションし,動作検証ができる。 E2:3, E4:2
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16週 |
前期期末試験 |
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モデルコアカリキュラムの学習内容と到達目標
分類 | 分野 | 学習内容 | 学習内容の到達目標 | 到達レベル | 授業週 |
評価割合
| 定期試験 | レポート | 合計 |
総合評価割合 | 40 | 60 | 100 |
基礎的能力 | 0 | 0 | 0 |
専門的能力 | 40 | 60 | 100 |
分野横断的能力 | 0 | 0 | 0 |