到達目標
【 授業の目標】 本コースの教育目標の1つは、デザインに関する専門知識を身に付け問題解決に応用できることである。本授業では、大規模集積回路の基本的設計開発手法の体得により、情報技術応用の実践的基礎力と基礎工学力の育成を目標としている。このため、ソフトウェア的に回路設計が可能な言語の一つである VHDLと、作業現場ですぐに集積回路を実現可能な部品であるFPGA の組合せにより、知能ディジタル回路を階層的に設計・検証・動作テストを行う手法について、総合的に授業を行う．
ルーブリック
| 理想的な到達レベルの目安 | 標準的な到達レベルの目安 | 未到達レベルの目安 |
| 評価項目1 知能ディジタル回路 | 知能ディジタル回路を階層的に設計・検証・動作テストを理解し、実習で成功する。 | 大規模集積回路の基本的設計開発手法の体得により、情報技術応用の実践的基礎力と基礎工学力を獲得した。 | 知能ディジタル回路を階層的に理解できていない。 |
学科の到達目標項目との関係
教育方法等
概要:
【開講学期】前期 集中講義形式
電気情報システム工学コースの教育目標の1つは，デザインに関する専門知識を身に付け問題解決に応用できることである。本授業では，大規模集積回路の基本的設計開発手法の体得により，情報技術応用の実践的基礎力と基礎工学力の育成を目標としている。このため，ソフトウェア的に回路設計が可能な言語の一つである VHDLと，作業現場ですぐに集積回路を実現可能な部品であるFPGA の組合せにより，知能ディジタル回路を階層的に設計・検証・動作テストを行う手法について，総合的に授業を行う。
※実務との関係
この科目は企業で信号処理および知能ディジタル回路の開発設計を担当している教員が，その経験を活かし，FPGAについて演習形式で授業を行うものである。
授業の進め方・方法:
【 授業概要・方針】大規模集積回路では小規模な回路ブロックの階層的組合せによる設計開発手法がとられる。このため，知能ディジタル回路の設計にあたっては，VHDL による基本的設計手法とその階層的設計手法についてそれぞれ授業を行なう。応用例として，開発対象に対する階層的設計を題材とし ，FPGA への実装手法について具体的に学ぶ。
試験80%，演習課題20％として評価を行い，総合評価は100点満点として，60点以上を合格とする。答案は採点後返却し，達成度を伝達する。
注意点:
【 履修上の留意点 】
授業では，例題を用いてその基本構成要素を題材に説明を行う。VHDL や FPGA 開発ツールの様々な機能の利用法については，授業時間以外にも各自試しながら学ぶ事が望ましい。
授業の属性・履修上の区分
授業計画
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週 |
授業内容 |
週ごとの到達目標 |
| 前期 |
| 1stQ |
| 1週 |
ガイダンス，FPGA の構造とその目的
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FPGAの概要について理解できる
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| 2週 |
VHDLによる論理回路設計の流れ |
VHDLの基本を理解できる
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| 3週 |
組合せ回路とVHDL同時処理文の基本 |
VHDLによる組合せ回路の処理の基本を理解できる
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| 4週 |
順序回路とVHDL順次処理文基本 |
VHDLによる順序回路の処理の基本を理解できる
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| 5週 |
階層設計によるVHDLパッケージ呼出し |
階層設計によるVHDLパッケージ呼出しについて理解できる
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| 6週 |
演習1 |
与えられた課題に取り組み，処理を実装できる
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| 7週 |
演習2 |
与えられた課題に取り組み，処理を実装できる
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| 8週 |
演習3 |
与えられた課題に取り組み，処理を実装できる
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| 2ndQ |
| 9週 |
演習4 |
与えられた課題に取り組み，処理を実装できる
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| 10週 |
演習5 |
与えられた課題に取り組み，処理を実装できる
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| 11週 |
演習6 |
与えられた課題に取り組み，処理を実装できる
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| 12週 |
演習7 |
与えられた課題に取り組み，処理を実装できる
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| 13週 |
演習8 |
与えられた課題に取り組み，処理を実装できる
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| 14週 |
演習9 |
与えられた課題に取り組み，処理を実装できる
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| 15週 |
期末試験
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| 16週 |
期末試験の答案返却とまとめ
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モデルコアカリキュラムの学習内容と到達目標
| 分類 | 分野 | 学習内容 | 学習内容の到達目標 | 到達レベル | 授業週 |
評価割合
| 試験 | 課題 | 合計 |
| 総合評価割合 | 80 | 20 | 100 |
| 基礎的能力 | 0 | 0 | 0 |
| 専門的能力 | 80 | 20 | 100 |
| 分野横断的能力 | 0 | 0 | 0 |