到達目標
１．同期式順序回路の設計手法理解し適用できる。
２．論理回路の故障およびそのテスト方法を理解し適用できる。
３．ハードウェア記述言語（HDL)によるディジタル回路の設計手法を理解し適用できる。
ルーブリック
| 理想的な到達レベルの目安 | 標準的な到達レベルの目安 | 未到達レベルの目安 |
| 評価項目1 | 同期式順序回路の設計手法を理解し適用できる。 | 同期式順序回路の設計手法を理解し設計できる。 | 同期式順序回路の設計手法を理解していない。 |
| 評価項目2 | 論理回路の故障およびそのテスト方法について理解し適用できる。 | 論理回路の故障およびそのテスト方法について理解している。 | 論理回路の故障およびそのテスト方法について理解していない。 |
| 評価項目3 | ハードウェア記述言語（HDL)によるディジタル回路の設計手法を理解し適用できる。 | ハードウェア記述言語（HDL)によるディジタル回路の設計手法を理解し設計できる。 | ハードウェア記述言語（HDL)によるディジタル回路の設計手法を理解していない。 |
学科の到達目標項目との関係
教育方法等
概要:
同期式順序回路、カウンタ、レジスタ及びシフトレジスタについて学ぶ。回路の故障とテスト方法について学ぶ。ハードウェア記述言語（HDL)によるディジタル回路の設計手法の基本について学ぶ。
授業の進め方・方法:
授業は通常の講義形式で行う。課題レポートを提出する。
注意点:
本科目は、２年次の論理回路Ⅰで学んだ組合せ論理回路及び順序回路の設計手法を習得していることが前提であるので、これらを十分復習しておくこと。
授業計画
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週 |
授業内容 |
週ごとの到達目標 |
| 前期 |
| 1stQ |
| 1週 |
順序回路の簡単化 |
等価な状態の求め方を理解する。無定義組み合わせを考慮した回路の簡単化を理解する。
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| 2週 |
同期式順序回路 |
同期式順序回路の設計手法を理解する。
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| 3週 |
カウンタ、レジスタとシフトレジスタ |
外部入力信号をFFのClockとして入力する場合のカウンタの設計を理解する。レジスタおよびシフトレジスタの設計を理解する。
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| 4週 |
論理回路の過渡現象 |
論理素子のハザードについて理解する。
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| 5週 |
論理回路の故障診断 |
論理素子の故障診断、論理回路の故障診断について理解する。
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| 6週 |
演習 |
演習により理解を深める。
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| 7週 |
課題の実施 |
１週から６週までの授業内容についての課題を実施する。
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| 8週 |
HDLとシミュレータ |
HDLの概要及びHDLによる論理回路の設計手順を理解する。
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| 2ndQ |
| 9週 |
加算回路のHDL記述 |
組合せ回路として加算回路を例にとり、Verilog HDL記述の概要を理解する。
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| 10週 |
バイナリカウンタ回路のHDL記述 |
順序回路としてカウンタ回路を例にとり、Verilog HDL記述の概要を理解する。
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| 11週 |
シミュレーション |
加算回路及びカウンタ回路を例にとり、シミュレーションの手法を理解する。
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| 12週 |
論理合成 |
加算回路及びカウンタ回路を例にとり、論理合成の手法を理解する。
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| 13週 |
より複雑な回路のHDL記述(1) |
より複雑な回路を例にとり、HDL記述から論理合成までの手法を理解する。
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| 14週 |
より複雑な回路のHDL記述(2) |
より複雑な回路を例にとり、HDL記述から論理合成までの手法を理解する。
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| 15週 |
（期末試験は実施しない） |
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| 16週 |
総復習 |
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| 後期 |
| 3rdQ |
| 1週 |
Verilog HDLの基本文法 |
組み合わせ回路及び順序回路をHDL記述する際に必要となる基本文法を理解する。
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| 2週 |
Verilog HDLの基本記述スタイル |
Verilog HDLによる回路記述として４つのスタイルを理解する。
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| 3週 |
組み合わせ回路のHDL記述(1) |
基本ゲート回路及びセレクタのHDL記法を理解する。
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| 4週 |
組み合わせ回路のHDL記述(2) |
デコーダ及びエンコーダのHDL記法を理解する。
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| 5週 |
組み合わせ回路のHDL記述(3) |
演算回路及び比較回路のHDL記法を理解する。
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| 6週 |
順序回路のHDL記述(1) |
非同期型フリップフロップ及び同期型フリップフロップのHDL記法を理解する。
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| 7週 |
（中間試験） |
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| 8週 |
順序回路のHDL記述(2) |
リングカウンタなど各種カウンタのHDL記法を理解する。
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| 4thQ |
| 9週 |
順序回路のHDL記述(3) |
シフトレジスタ及びレジスタファイルのHDL記法を理解する。
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| 10週 |
順序回路のHDL記述(4) |
順序回路の代表例であるステートマシンのHDL記法を理解する。
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| 11週 |
順序回路のHDL記述(5) |
ステートマシンのHDL記法を理解する。
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| 12週 |
HDLによる応用回路の設計(1) |
演習中心の設計
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| 13週 |
HDLによる応用回路の設計(2) |
演習中心の設計
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| 14週 |
HDLによる応用回路の設計(3) |
演習中心の設計
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| 15週 |
（期末試験） |
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| 16週 |
総復習 |
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評価割合
| 試験 | 課題 | 発表 | 相互評価 | 態度 | ポートフォリオ | その他 | 合計 |
| 総合評価割合 | 50 | 50 | 0 | 0 | 0 | 0 | 0 | 100 |
| 基礎的能力 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 専門的能力 | 50 | 50 | 0 | 0 | 0 | 0 | 0 | 100 |
| 分野横断的能力 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |