到達目標
基本的な組み合わせ回路および順序回路をHDLで記述できることで，学習・教育目標の（D-2）の達成とし，ALUまたはデコーダの設計および製作を行い，CPUを動作させることで（E-2）の達成とする．
ルーブリック
| 理想的な到達レベルの目安 | 標準的な到達レベルの目安 | 未到達レベルの目安 |
| CPLDおよびFPGAの構造 | CPLDおよびFPGAの構造を理解し，それらの特徴を説明できる． | CPLDおよびFPGAの構造を理解できる． | CPLDおよびFPGAの構造を理解できない． |
| Verilog | Verilogの構文を理解し十分な応用が行える． | Verilogの構文を理解し簡単な応用が行える． | Verilogの構文を理解できない． |
| ALU | VerilogによりFPGA上に自作のALUを十分に自作できる． | VerilogによりFPGA上に自作のALUを概ね自作できる． | VerilogによりFPGA上に自作のALUを概ね自作できない． |
学科の到達目標項目との関係
(D-2)
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(E-2)
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産業システム工学プログラム
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教育方法等
概要:
本講義では，演習的な要素も取り入れ4ビットCPUのコアになるALUとデコーダの設計をハードウェア記述言語により行い，最後にそれらを自由課題として構築することを目的とする．
授業の進め方・方法:
HDLは一見するとソフトウェアに見えるが，その実はハードウェアを構築している．このような混乱を極力避けるため，回路を作成するときにはブロック図を書くとともに，多くの演習を取り入れながら授業を進めていく．
注意点:
＜成績評価＞ 演習1（20%），演習2（20%），学年末達成度試験（60%）の合計100点満点で（D-2）を評価し，ALUの完成度（100%）で（E-2）を評価し，共に6割以上獲得した者をこの科目の合格者とする．（D-2）と（E-2）の重みは7:3として総合成績をつけ，どちらか一方でも6割未満の場合は，最大59点とする．
＜オフィスアワー＞月曜日16:00～17:00，電子情報工学科１F芦田教員室
＜後修科目＞ディジタル電子回路，ソフトウェア工学
＜備考＞
なお、本科目は学修単位科目であり，授業時間３0時間に加えて，自学自習時間３0時間が必要である．
授業計画
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週 |
授業内容 |
週ごとの到達目標 |
| 後期 |
| 3rdQ |
| 1週 |
HDLによるLSI設計 |
HDLを使ったLSI設計の手順やLSIの種類，他の実装方法との比較について説明できる．
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| 2週 |
開発環境の使い方 |
ISE Design Suiteの使用方法を習得できる．
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| 3週 |
ディジタル回路とHDLの基礎 |
簡単なディジタル回路をHDLで記述することができる．
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| 4週 |
組み合わせ回路とHDL記述(1) |
動作記述と構造記述について説明できる．
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| 5週 |
組み合わせ回路の演習 |
全加算器と全加算器をFPGAに構築することができる．
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| 6週 |
組み合わせ回路とHDL記述(2) |
デコーダ回路をFPGAに構築することができる．
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| 7週 |
順序回路とHDL記述(1) |
各種フリップフロップとカウンタ回路について理解し，FPGAに構築することができる．
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| 8週 |
順序回路とHDL記述(2) |
シフトレジスタをFPGAに構築することができる．
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| 4thQ |
| 9週 |
テストベンチ |
シミュレーションを行うときに用いるテストベンチを記述できる．
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| 10週 |
順序回路の演習 |
7セグメントLEDをダイナミック点灯方式で制御することができる．
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| 11週 |
ALUの概要 |
ALUとその周辺にあるレジスタについて説明できる．
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| 12週 |
ALU構築(1) |
ALUとその周辺にあるレジスタをFPGAに構築できる．
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| 13週 |
ALU構築(2) |
ALUとその周辺にあるレジスタをFPGAに構築できる．
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| 14週 |
ALU構築(3) |
ALUとその周辺にあるレジスタをFPGAに構築できる．
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| 15週 |
ALU構築(4) |
ALUとその周辺にあるレジスタをFPGAに構築できる．
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| 16週 |
学年末達成度試験 |
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評価割合
| 試験 | 小テスト | 平常点 | レポート | その他 | 合計 |
| 総合評価割合 | 42 | 0 | 0 | 58 | 0 | 100 |
| 配点 | 42 | 0 | 0 | 58 | 0 | 100 |