| 理想的な到達レベルの目安 | 標準的な到達レベルの目安 | 未到達レベルの目安 |
| 評価項目1 | ハードウェア記述言語VHDLに関する問題を正確（8割以上）に解くことができる。 | ハードウェア記述言語VHDLに関する問題をほぼ正確に解くことができる。 | ハードウェア記述言語VHDLに関する問題を6割未満しか解くことができない。 |
| 評価項目2 | VHDLを用いた回路設計法や階層設計に関する問題を正確（8割以上）に解くことができる。 | VHDLを用いた回路設計法や階層設計に関する問題をほぼ正確に解くことができる。 | VHDLを用いた回路設計法や階層設計に関する問題を6割未満しか解くことができない。 |
| 評価項目3 | CPLD/FPGAの仕組みや使い方に関する問題を正確（8割以上）に解くことができる。 | CPLD/FPGAの仕組みや使い方に関する問題をほぼ正確に解くことができる。 | CPLD/FPGAの仕組みや使い方に関する問題を6割未満しか解くことができない。 |
| 評価項目4 | 加算器，減算器，エンコーダ，デコーダ，マルチプレクサなどの組合せ回路の設計に関する問題を正確（8割以上）に解くことができる。 | 加算器，減算器，エンコーダ，デコーダ，マルチプレクサなどの組合せ回路の設計に関する問題をほぼ正確に解くことができる。 | 加算器，減算器，エンコーダ，デコーダ，マルチプレクサなどの組合せ回路の設計に関する問題を6割未満しか解くことができない。 |
| 評価項目5 | フリップフロップ，シフトレジスタ，n進カウンタなどの順序回路の設計に関する問題を正確（8割以上）に解くことができる。 | フリップフロップ，シフトレジスタ，n進カウンタなどの順序回路の設計に関する問題をほぼ正確に解くことができる。 | フリップフロップ，シフトレジスタ，n進カウンタなどの順序回路の設計に関する問題を6割未満しか解くことができない。 |
| 評価項目6 | Altera社のQuartusⅡWeb Editionを利用したHDLによる回路設計が十分にできる。 | Altera社のQuartusⅡWeb Editionを利用したHDLによる回路設計がある程度できる。 | Altera社のQuartusⅡWeb Editionを利用したHDLによる回路設計ができない。 |