ディジタルシステム基礎

科目基礎情報

学校	岐阜工業高等専門学校	開講年度	2017
授業科目	ディジタルシステム基礎
科目番号	0024	科目区分	専門 / 選択
授業形態	講義	単位の種別と単位数	学修単位: 2
開設学科	先端融合開発専攻	対象学年	専1
開設期	前期	週時間数	2
教科書/教材	提示資料をよく読んで、内容を理解すること
担当教員	福永 哲也

到達目標

HDLを用いて組込み系ディジタルシステムを設計するために必要な、HDLの基礎，HDLを用いた回路設計の基礎等を学習する．
基礎的な言語仕様等の学習だけでなく，開発環境を用いたHDL学習を取り扱う．
①ディジタルシステムとは何かの理解
②HDLの基本的構成の理解
③HDLを用いた設計方法の理解
④HDLを用いた組み合わせ回路設計の理解
⑤HDLを用いた順序回路設計の理解
⑥HDLを用いたシステム記述の理解

ルーブリック

	理想的な到達レベルの目安	標準的な到達レベルの目安	未到達レベルの目安
ディジタルシステムとは何かの理解	ディジタルシステムの構成について，正確に（８割程度）説明できる	ディジタルシステムの構成について，ほぼ正確に（６割程度）説明できる	ディジタルシステムの構成について，正確に説明できない
HDLの基本的構成の理解	HDLの基本的構成について，正確に（８割程度）説明できる	HDLの基本的構成について，ほぼ正確に（６割程度）説明できる	HDLの基本的構成について，正確に説明できない
HDLを用いた設計方法の理解	HDLを用いた設計方法について，正確に（８割程度）設計・説明できる	HDLを用いた設計方法について，ほぼ正確に（６割程度）設計・説明できる	HDLを用いた設計方法について，正確に設計・説明できない
HDLを用いた組み合わせ回路設計の理解	HDLを用いて基本的な組み合わせ回路の設計が，正確に（８割程度）設計・説明できる	HDLを用いて基本的な組み合わせ回路の設計が，ほぼ正確に（６割程度）設計・説明できる	HDLを用いて基本的な組み合わせ回路の設計が，正確に設計・説明できない
HDLを用いた順序回路設計の理解	HDLを用いて基本的な順序回路の設計が，正確に（８割程度）設計・説明できる	HDLを用いて基本的な順序回路の設計が，ほぼ正確に（６割程度）設計・説明できる	HDLを用いて基本的な順序回路の設計が，正確に設計・説明できない
HDLを用いたシステム記述の理解ディジタルシステムの構成について，正確に（８割程度）説明できる	HDLを用いて組み合わせ回路と順序回路からなる基本的なシステムの記述が，正確に（８割程度）できる	HDLを用いて組み合わせ回路と順序回路からなる基本的なシステムの記述が，ほぼ正確に（６割程度）できる	HDLを用いて組み合わせ回路と順序回路からなる基本的なシステムの記述が，正確にできない

教育方法等

概要:

HDLを用いて組込み系ディジタルシステムを設計するために必要な、HDLの基礎，HDLを用いた回路設計の基礎等を学習する．
基礎的な言語仕様等の学習だけでなく，開発環境を用いたHDL学習を取り扱う．

授業の進め方・方法:

授業では、提示資料をもとに、授業を進めるので、あらかじめ提示資料を見ておくとよい．

注意点:

各自が使用できるPCにHDLの設計環境を準備すると、授業をスムーズに進めることができ、その内容をよく理解できる．
なお、成績評価に教室外学修の内容は含まれる．
学習・教育目標：（Ｄ－２ 情報・論理系）１００％
JABEE 基準１（１）：（ｄ）

授業計画

		週	授業内容	週ごとの到達目標
前期
	1stQ
		1週	HDL概要	HDLとは何かを理解する．
		2週	開発環境準備と利用の基	QuartusⅡとModel-simの準備ができる．
		3週	verilog-HDLの基礎（値の表現と代入）	verilog-HDLでの値の表現方法を理解する．
		4週	２種類の代入（ブロッキング代入とノンブロッキング代入）	回路におけるブロッキング代入ｊとノンブロッキング代入を理解する．
		5週	組み合わせ回路１（assign文）	assign文を利用した，組み合わせ回路の表現を理解する．
		6週	組み合わせ回路２（複雑な組み合わせ回路）（ALのレベルC）	様々な演算子を利用した複雑な組み合わせ回路を理解する．
		7週	変数（wireとreg）の宣言とinit文（ALのレベルC）	verilog-HDLにおけるwireとregおよびinit文について理解する．
		8週	順序回路１（always文とその中での文法）	verilog-HDLにおけるalways文の動作を理解する．
	2ndQ
		9週	順序回路２（always文内での文法の利用方法）（ALのレベルC）	verilog-HDLにおけるalways文内部での文法を利用した順序回路の設計方法を理解する．
		10週	階層設計（ALのレベルC）	verilog-HDLにおける階層設計の方法を理解する．
		11週	シミュレーション１	回路のシミュレーションとは何かを理解し，シミュレーション方法を理解する．
		12週	シミュレーション２（演習）（ALのレベルC）	シミュレーションを実行することで知ることができるものを理解する．
		13週	その他の文法１	verilog-HDLにおけるその他のいろいろな文法を理解する．
		14週	課題（ALのレベルC）	実際の回路設計の方法を理解する．
		15週	まとめ（ALのレベルC）
		16週

評価割合

	定期試験	課題	最終課題	合計
総合評価割合	100	30	30	160
得点	100	30	30	160