到達目標
様々な機器に組み込まれているマイクロコンピュータについて、
(1)MPUの各信号の役割を理解して、マシンサイクルとアセンブラの関係を理解できる。
(2)MPUとメモリのタイミング設計及び回路設計ができる。
(3)割り込み処理の特長を理解して、割り込みとアセンブラプログラムの関係を理解できる。
(4)ハードウェア記述言語によりディジタル回路の基本的な設計ができる。
ルーブリック
| 理想的な到達レベルの目安 | 標準的な到達レベルの目安 | 未到達レベルの目安 |
評価項目1 | MPUの各信号の役割を理解して、マシンサイクルとアセンブラの関係を理解できる。 | MPUの各信号の役割を理解できる。 | MPUの各信号の役割を理解できない。 |
評価項目2 | MPUとメモリのタイミング設計及び回路設計ができる。 | MPUとメモリのタイミング設計ができる。る。 | MPUとメモリのタイミング設計ができない。 |
評価項目3 | 割り込み処理の特長を理解して、割り込みとアセンブラプログラムの関係を理解できる。 | 割り込みとアセンブラプログラムの関係を理解できる。 | 割り込みとアセンブラプログラムの関係を理解できない。 |
評価項目4 | ハードウェア記述言語により論理演算とフリップフロップを用いた基本的な回路設計ができる。 | ハードウェア記述言語により論理演算の基本的な設計ができる。 | ハードウェア記述言語により論理演算の基本的な設計ができない。 |
学科の到達目標項目との関係
JABEE J(05)
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本校 (1)-a
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電子機械 (3)-a
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教育方法等
概要:
マイクロコンピュータは様々な機器に組み込まれており、その動作原理の理解は重要である。この科目では、コンピュータのアーキテクチャ、動作タイミング、回路設計について学習します。
授業の進め方・方法:
学修単位として、マイクロコンピュータに関する講義、練習問題と並行して、ハードウェア記述言語による基礎的な回路設計の課題に取り組みます。授業の内容にあわせた中間試験と期末試験を実施します。
注意点:
講義のノートは100%とること。学修単位の課題は期限までにすべて提出すること。
授業計画
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週 |
授業内容 |
週ごとの到達目標 |
後期 |
3rdQ |
1週 |
HDLとCPLD |
デジタル回路の設計にHDLとCPLDを用いる事によるメリットと、設計の手順について理解できる。
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2週 |
Verilogによるゲート及びセレクタの記述 |
HDL(ハードウェア記述言語)の1例としてVerilogの文法の基礎を理解して、ソースファイルを作成しシミュレーションを実行できる。
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3週 |
MPUの構成 |
MPUの内部構成を理解できる。
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4週 |
MPUの内部動作 |
MPUの内部動作を理解できる。
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5週 |
マシンサイクル |
アセンブラのインストラクションとMPUのマシンサイクルの関係を理解できる。
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6週 |
インストラクション・フェッチサイクル |
インストラクション・フェッチサイクルの各信号のタイミングとその理由を理解できる
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7週 |
Verilogによるデコーダ エンコーダ |
デコーダ、エンコーダについて理解して、Verilogのソースを作成してシミュレーションを実行できる。
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8週 |
中間試験
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4thQ |
9週 |
メモリリード/ライトサイクル |
メモリリードサイクル及びライトサイクルで用いられるMPUとメモリ間の信号の目的について理解できる。
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10週 |
VerilogによるDフリップフロップ シフトレジスタ |
フリップフロップの動作を記述するためのVerilogの文法を理解して、シフトレジスタに応用できる。
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11週 |
I/Oサイクル、バスリクエスト・アクノリッジサイクル |
I/OサイクルとDMAのためのバスリクエスト・アクノリッジサイクルの動作を理解できる。
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12週 |
アクセスタイムの計算 |
MPUの規格表を参照してメモリリードサイクルのタイミング設計を行う事ができる。
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13週 |
書き込みタイミングの計算 |
MPUの規格表を参照してメモリライトサイクルのタイミング設計を行う事ができる。
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14週 |
MPUとメモリの接続 |
MPUと複数のメモリを接続する回路を設計できる。
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15週 |
割り込み処理 |
割り込みとアセンブラの動作の関係を理解できる。
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16週 |
期末試験 |
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評価割合
| 試験 | 課題 | 相互評価 | 態度 | ポートフォリオ | その他 | 合計 |
総合評価割合 | 70 | 25 | 0 | 5 | 0 | 0 | 100 |
基礎的能力 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
専門的能力 | 70 | 25 | 0 | 5 | 0 | 0 | 100 |
分野横断的能力 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |