到達目標
組込みシステムを構成する組込みプロセッサの基礎および組込みシステムの開発手法を理解する。実用に供せられているコンピュータシステムの利用形態について説明できる。
【V-D-3:6-1】ハードウェア記述言語など標準的な手法を用いてハードウェアの設計、検証を行うことができる。
ルーブリック
| 理想的な到達レベルの目安 | 標準的な到達レベルの目安 | 最低限必要な到達レベル（可） |
| 組込みシステムを
構成する組込みプ
ロセッサ、専用回
路の基礎を理解す
る。 | 組込みシステムを
構成する組込みプ
ロセッサ、専用回
路の基礎を理解
し、簡単なプロセッ
サを工夫して実装
できる。 | 組込みシステムを
構成する組込みプ
ロセッサ、専用回
路の基礎を理解
し、簡単なプロセッ
サを実装できる。 | 組込みシステムを
構成する組込みプ
ロセッサ、専用回
路の基礎を理解す
る。
|
| 組込みシステムの
開発手法を理解す
る。 | 組込みシステムの
開発手法を理解
し、ハードウェアと
の連係を検討でき
る。
| 組込みシステムの
開発手法を理解す
る。 | 組込みシステムを
理解する。 |
学科の到達目標項目との関係
教育目標 本科－１
説明
閉じる
教育目標 本科－３
説明
閉じる
教育方法等
概要:
組込みプロセッサとして改良版TeC6(TeC6_Rev)を採用し、ＯＳレスの組込みシステムを実習形式で開発す
る。また、専用ハードウェアおよび制御対象のシステムは、VHDL言語を用いて設計し、FPGAボード(TDBD-TS101)上に実装する。
授業の進め方・方法:
注意点:
授業計画
|
|
週 |
授業内容 |
週ごとの到達目標 |
| 前期 |
| 1stQ |
| 1週 |
組込みシステムの概要
本講義の概要および進め方、組込みシステムの概要、ディジタル回路の復習 |
|
| 2週 |
VHDLによる設計演習(1)
VHDLによるハードウェア設計の基礎 |
【V-D-3:6-1】ハードウェア記述言語など標準的な手法を用いてハードウェアの設計、検証を行うことができる。
|
| 3週 |
VHDLによる設計演習(2)
VHDLによる階層設計 |
【V-D-3:6-1】ハードウェア記述言語など標準的な手法を用いてハードウェアの設計、検証を行うことができる。
|
| 4週 |
VHDLによる設計演習(3)
VHDLによるシミュレーションの基礎 |
【V-D-3:6-1】ハードウェア記述言語など標準的な手法を用いてハードウェアの設計、検証を行うことができる。
|
| 5週 |
VHDLによる設計演習(4)
VHDLによる実用的な組み合わせ回路の設計 ① |
【V-D-3:6-1】ハードウェア記述言語など標準的な手法を用いてハードウェアの設計、検証を行うことができる。
|
| 6週 |
VHDLによる設計演習(5)
VHDLによる実用的な組み合わせ回路の設計 ② |
【V-D-3:6-1】ハードウェア記述言語など標準的な手法を用いてハードウェアの設計、検証を行うことができる。
|
| 7週 |
VHDLによる設計演習(6)
VHDLによる実用的な組み合わせ回路の設計 ③ |
【V-D-3:6-1】ハードウェア記述言語など標準的な手法を用いてハードウェアの設計、検証を行うことができる。
|
| 8週 |
前期中間試験 |
|
| 2ndQ |
| 9週 |
VHDLによる設計演習(7)
VHDLによるレジスタの設計 ① |
【V-D-3:6-1】ハードウェア記述言語など標準的な手法を用いてハードウェアの設計、検証を行うことができる。
|
| 10週 |
VHDLによる設計演習(8)
VHDLによるレジスタの設計 ② |
【V-D-3:6-1】ハードウェア記述言語など標準的な手法を用いてハードウェアの設計、検証を行うことができる。
|
| 11週 |
VHDLによる設計演習(9)
VHDLによるカウンタの設計 |
【V-D-3:6-1】ハードウェア記述言語など標準的な手法を用いてハードウェアの設計、検証を行うことができる。
|
| 12週 |
VHDLによる設計演習(10)
VHDLによるステートマシンの設計 |
【V-D-3:6-1】ハードウェア記述言語など標準的な手法を用いてハードウェアの設計、検証を行うことができる。
|
| 13週 |
VHDLによる設計演習(11)
VHDLによる同期式順序回路の設計 ① |
【V-D-3:6-1】ハードウェア記述言語など標準的な手法を用いてハードウェアの設計、検証を行うことができる。
|
| 14週 |
VHDLによる設計演習(12)
VHDLによる同期式順序回路の設計 ② |
【V-D-3:6-1】ハードウェア記述言語など標準的な手法を用いてハードウェアの設計、検証を行うことができる。
|
| 15週 |
VHDLによる設計演習(13)
VHDLによる同期式順序回路の設計 ③ |
【V-D-3:6-1】ハードウェア記述言語など標準的な手法を用いてハードウェアの設計、検証を行うことができる。
|
| 16週 |
期末試験 |
|
評価割合
| 試験 | 発表 | レポート | 態度 | ポートフォリオ | その他 | 合計 |
| 総合評価割合 | 60 | 0 | 20 | 0 | 0 | 20 | 100 |
| 基礎的能力 | 40 | 0 | 0 | 0 | 0 | 10 | 50 |
| 応用力（実践・専門・融合） | 10 | 0 | 10 | 0 | 0 | 0 | 20 |
| 社会性 | 0 | 0 | 10 | 0 | 0 | 0 | 10 |
| 主体的・継続的学修意欲 | 10 | 0 | 0 | 0 | 0 | 10 | 20 |