到達目標
いわゆるSoCシステムの構築では，ハードウェア処理とソフトウェア処理による機能分割を考慮したシステム設計･デバッグが必要となる。そこで，Webカメラを搭載した画像ディジタルシステムを設計し，用途に応じたディジタルシステムの設計を習得する。さらにディジタルシステム上でハード&ソフト協調デバッグを実習する 。
【Ⅴ-D-4】【Ⅵ-D】【Ⅴ-D-8 メディア情報処理】
ルーブリック
| 理想的な到達レベルの目安 | 標準的な到達レベルの目安 | 最低限必要な到達レベル（可） |
| ハードウェア記述言語によりディジタル回路を記述できる。 | ハードウェア記述言語「Verilog HDL」を用いた論理回路設計として，組み合わせ回路記述，順序回路記述，レジスタ・トランスファ・ロジック記述が十分にできる。 | ハードウェア記述言語「Verilog HDL」を用いた論理回路設計として，組み合わせ回路記述，順序回路記述，レジスタ・トランスファ・ロジック記述ができる。 | ハードウェア記述言語「Verilog HDL」を用いた論理回路設計として，組み合わせ回路記述，順序回路記述，レジスタ・トランスファ・ロジック記述ができない。 |
| 論理シミュレータを用いてディジタル回路を設計検証できる。 | 論理シミュレータによる設計検証に必要な記述が十分にできる。 | 論理シミュレータによる設計検証に必要な記述ができる。 | 論理シミュレータによる設計検証に必要な記述ができない。 |
| EDAを用いて論理合成を行い、設計したディジタル回路をプログラマブル・ロジック・デバイスへ実装し、動作を検証できる。 | 論理合成を行い，プログラマブル・ロジック・デバイスによる実装が十分にできる。 | 論理合成を行い，プログラマブル・ロジック・デバイスによる実装ができる。 | 論理合成を行い，プログラマブル・ロジック・デバイスによる実装ができない。 |
学科の到達目標項目との関係
教育方法等
概要:
科目目標【MCC目標】
Verilog HDLの文法事項全般、階層構成の記述、高度なテスト・ベンチの記述、RTL記述の手法を解説する。また、プログラマブル・ロジック・デバイスを搭載した実習ボードにより、HDLを用いたディジタル回路設計手法を修得する。
【Ⅴ-D-4】【Ⅵ-D】【Ⅴ-D-8 メディア情報処理】
総合評価
報告書（60%）および実習方法に基づいた適切な実習を行えたか（40%）の合計点で評価する。
授業の進め方・方法:
Verilog HDL記述と論理合成される回路の対応を具合例を示して解説する。また、ソフトウェアにはない並列処理の考え方および回路構成とその記述法を示し、シミュレーションおよび実習ボードを用いて動作を検証する。講義は、座学と実習（シミュレーション、論理合成、配置配線、実習ボードへの実装）を段階毎に行いステップ・アップするスパイラル方式で進める。
注意点:
課題は自ら取り組むこと。
教科書・教材および参考書籍等は適宜提示する。
授業の属性・履修上の区分
授業計画
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週 |
授業内容 |
週ごとの到達目標 |
| 前期 |
| 1stQ |
| 1週 |
ガイダンス、HDL設計開発の流れ１ |
・HDLを用いたディジタル回路設計手法を理解し、説明できる。
・ハードウェア開発とソフトウェア開発との違いを理解できる。
・Verilog HDL開発環境をインストールし、操作方法を理解できる。
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| 2週 |
HDL設計開発の流れ２、組み合わせ回路設計１ |
・Verilog HDLの基本的な文法を理解できる。
・組み合わせ論理回路を記述できる。
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| 3週 |
組み合わせ回路設計２ |
・Verilog HDLの基本的な文法を理解できる。
・組み合わせ論理回路を記述できる。
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| 4週 |
順序回路設計１ |
・Verilog HDLの基本的な文法を理解できる。
・組み合わせ論理回路と順序回路の違いを理解し、説明できる。
・順序回路を記述できる。
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| 5週 |
順序回路設計２ |
・Verilog HDLの基本的な文法を理解できる。
・組み合わせ論理回路と順序回路の違いを理解し、説明できる。
・順序回路を記述できる。
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| 6週 |
組み合わせ回路・順序回路設計 |
・組み合わせ論理回路と順序回路を組み合わせた回路を設計・記述できる。
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| 7週 |
構造化記述、シミュレーション記述１ |
・構造化記述を理解し、必要性を説明できる。
・シミュレーション記述を理解できる。
・シミュレーション記述を用いて、設計した回路の動作を検証できる
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| 8週 |
シミュレーション記述２ |
・シミュレーション記述を理解できる。
・シミュレーション記述を用いて、設計した回路の動作を検証できる
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| 2ndQ |
| 9週 |
実習ボードでの演習１ |
・統合開発ツールを用いて、設計記述した回路を論理合成できる。
・統合開発ツールを用いて、論理合成した回路をプログラマブル・ロジック・デバイスに実装し、動作を検証できる。
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| 10週 |
実習ボードでの演習２ |
・統合開発ツールを用いて、設計記述した回路を論理合成できる。
・統合開発ツールを用いて、論理合成した回路をプログラマブル・ロジック・デバイスに実装し、動作を検証できる。
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| 11週 |
実習ボードでの演習３ |
・統合開発ツールを用いて、設計記述した回路を論理合成できる。
・統合開発ツールを用いて、論理合成した回路をプログラマブル・ロジック・デバイスに実装し、動作を検証できる。
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| 12週 |
実習ボードでの演習４ |
・統合開発ツールを用いて、設計記述した回路を論理合成できる。
・統合開発ツールを用いて、論理合成した回路をプログラマブル・ロジック・デバイスに実装し、動作を検証できる。
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| 13週 |
自由課題１ |
・Verilog HDLを用いてディジタル回路を設計し、プログラマブル・ロジック・デバイスに実装し、動作を検証できる。
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| 14週 |
自由課題２ |
・Verilog HDLを用いてディジタル回路を設計し、プログラマブル・ロジック・デバイスに実装し、動作を検証できる。
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| 15週 |
自由課題３ |
・Verilog HDLを用いてディジタル回路を設計し、プログラマブル・ロジック・デバイスに実装し、動作を検証できる。
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| 16週 |
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| 後期 |
| 3rdQ |
| 1週 |
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| 2週 |
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| 3週 |
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| 4週 |
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| 5週 |
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| 6週 |
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| 7週 |
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| 8週 |
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| 4thQ |
| 9週 |
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| 10週 |
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| 11週 |
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| 12週 |
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| 13週 |
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| 14週 |
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| 15週 |
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| 16週 |
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評価割合
| 定期試験 | 小テスト | レポート | その他（演習課題・発表・実技・成果物等） | 合計 |
| 総合評価割合 | 0 | 0 | 60 | 40 | 100 |
| 基礎的理解 | 0 | 0 | 30 | 20 | 50 |
| 応用力（実践・専門・融合） | 0 | 0 | 30 | 20 | 50 |
| 社会性（プレゼン・コミュニケーション・PBL） | 0 | 0 | 0 | 0 | 0 |
| 主体的・継続的学修意欲 | 0 | 0 | 0 | 0 | 0 |