到達目標
１マイクロプロセッサの設計を通して，Verilog HDLを用いた大規模論理回路の設計ができること．
２Verilog HDLを用いた大規模論理回路のシミュレーションができること．
３設計したマイクロプロセッサをFPGA上に実装して動作確認すること．
ルーブリック
| 理想的な到達レベルの目安 | 標準的な到達レベルの目安 | 未到達レベルの目安 |
| 評価項目1 | マイクロプロセッサの設計を通して，Verilog HDLを用いた大規模論理回路の設計が十分にできる | マイクロプロセッサの設計を通して，Verilog HDLを用いた大規模論理回路の設計ができる | マイクロプロセッサの設計を通して，Verilog HDLを用いた大規模論理回路の設計ができない |
| 評価項目2 | Verilog HDLを用いた大規模論理回路のシミュレーションが十分にできる | Verilog HDLを用いた大規模論理回路のシミュレーションができる | Verilog HDLを用いた大規模論理回路のシミュレーションができない |
| 評価項目3 | 設計したマイクロプロセッサをFPGA上に実装して十分に動作確認できる | 設計したマイクロプロセッサをFPGA上に実装して動作確認できる | 設計したマイクロプロセッサをFPGA上に実装して動作確認できない |
学科の到達目標項目との関係
教育方法等
概要:
計算機設計IIは，「ＬＳＩ工学I」「ＬＳＩ工学II」「計算機設計I」の総合演習科目に位置する科目である．モデル・アーキテクチャ(命令セットのみ規定してあるモデルかＰＬ／Ｈ仮想マシンのいずれかを選択)に対して，各自が機能拡張や命令コード設定，レジスタ・トランスファ・ロジック設計等を行ない，ハードウェア記述言語Verilog HDLを使用して設計および検証を行い，フィールド・プログラマブル・ゲート・アレイ（FPGA）上に実装を行う．
この科目は企業でマイクロプロセッサのアーキテクチャ設計，ロジック設計を担当していた教員が，
その経験を活かし，実際にマイコンを設計・実装する実践教育を行うものである．
授業の進め方・方法:
命令セットを１〜３に分け，次に示す６段階に分けて設計・実装を進める．
・ステップ０ CPUのアーキテクチャ仕様の決定．
・ステップ１ 命令セット１の範囲について，CPUとメモリを一体化した拡張状態遷移記述をVerilog HDLで作成し，シミュレーションにして設計検証する．
・ステップ２ ステップ１で作成したVerilog HDL記述を元にCPU部とメモリ部を分離した記述を作成し，シミュレーションを行い，CPU部をFPGAで実装テストする．
・ステップ３ 命令セット２を加えたモデルを作成し，シミュレーションを行い，CPU部をFPGAで実装テストする．
・ステップ４ 命令セット３を加えたモデルを作成し，シミュレーションを行い，CPU部をFPGAで実装テストする．
・ステップ５ データ・パス部と制御部を分離したモデルを作成し，シミュレーションを行い，CPU部をFPGAで実装テストする．
さらに時間があれば，高速化を目指す（ステップ６）．
注意点:
設計作業には試行錯誤が伴うため，スケジュール通りに進むとは限らない．状況に応じて時間外に補う必要がある．
授業関連サイト：http://www.ice.gunma-ct.ac.jp/̃kimsyn/subject/JT3/JT3.html
授業計画
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週 |
授業内容 |
週ごとの到達目標 |
| 後期 |
| 3rdQ |
| 1週 |
ステップ０ |
CPUのアーキテクチャ仕様の決定
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| 2週 |
ステップ０ |
CPUのアーキテクチャ仕様の決定
メタ・アセンブラ用コード生成ルールの作成
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| 3週 |
ステップ１ |
補助レジスタの検討と全命令のレジスタ・トランスファ・ロジックの設計
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| 4週 |
ステップ１ |
補助レジスタの検討と全命令のレジスタ・トランスファ・ロジックの設計
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| 5週 |
ステップ１ |
命令セット１ついて，CPU・メモリ一体化モデルの拡張状態遷移記述をVerilog HDLで作成
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| 6週 |
ステップ１ |
命令セット１ついて，CPU・メモリ一体化モデルの拡張状態遷移記述をVerilog HDLで作成
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| 7週 |
ステップ１ |
命令セット１の範囲について，CPUとメモリを一命令セット１ついて，CPU・メモリ一体化モデルの拡張状態遷移記述をVerilog HDLで作成化した拡張状態遷移記述をVerilog HDLで作成
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| 8週 |
ステップ１ |
CPU・メモリ一体化モデルのシミュレーションによる検証
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| 4thQ |
| 9週 |
ステップ１ |
CPU・メモリ一体化モデルのシミュレーションによる検証
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| 10週 |
ステップ２ |
CPU部・メモリ部の分離モデルの作成
シミュレーションによるCPU部の設計検証
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| 11週 |
ステップ２ |
CPU・メモリ一体化モデルのFPGA実装と動作テスト
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| 12週 |
ステップ２ |
CPU・メモリ一体化モデルのFPGA実装と動作テスト
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| 13週 |
ステップ３～６ |
ステップ３～６の作業
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| 14週 |
ステップ３～６ |
ステップ３～６の作業
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| 15週 |
ステップ３～６ |
ステップ３～６の作業
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| 16週 |
ステップ３～６ |
ステップ３～６の作業
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評価割合
| 設計検証実装 | レポート | 合計 |
| 総合評価割合 | 84 | 16 | 100 |
| ステップ２ | 60 | 10 | 70 |
| ステップ３ | 8 | 2 | 10 |
| ステップ４ | 8 | 2 | 10 |
| ステップ５ | 4 | 1 | 5 |
| ステップ６ | 4 | 1 | 5 |